请教VHDL 语言 if lock='1'and lock 'event then regl_英语解答

请教VHDL 语言 if lock='1'and lock 'event then regl<=d; if(clk'event and clk='1') then s<='1';
这两句的意思,第一句没有括号有点迷惑了

人气：351 ℃　时间：2020-05-14 06:56:03

解答

lock从0升到1（上升沿）,让regl为d
clk从0升到1,让s为1
第一句无论不加括号,lock='1'and lock 'event 都会被当成一个完整的表达式